国家标准 GB/T41033一2021 CM0OS集成电路抗辐射加固设计要求 DesignrequireentsofradiationhardeningforCM0SIC 2021-12-31发布 2022-07-01实施国家市场监督管理总局发布国家标涯花管理委员会国家标准
GB:/T41033一2021 目次前言范围规范性引用文件术语、定义和缩略语 3.1术语和定义 3.2缩略语设计流程抗辐射加固设计要求 5.1抗总剂量辐射加固设计原则与要求 5.2抗单粒子辐射加固设计原则与要求集成电路辐射效应建模与仿真要求 6.1集成电路辐射效应建模与仿真一般要求 6.2集成电路辐射效应建模与仿真要求 6.3集成电路辐射效应建模与仿真方法辐照验证试验要求 7.1总剂量辐照验证试验要求 7.2单粒子辐照验证试验要求
GB/41033一2021 前言本文件按照GB/T1.1一2020<标准化工作导则第1部分;标准化文件的结构和起草规则》的规定起草请注意本文件的某些内容可能涉及专利本文件的发布机构不承担识别专利的责任本文件由全国宇航技术及其应用标准化技术委员会(SAC/TC425)提出并归口本文件起草单位;航天科技集团有限公司第九研究院第七七一研究所本文件主要起草人:刘智、葛梅,谢成民、王斌、于洪波、岳红菊、姚思远、李海松,耿增建、胡巧玉
GB/41033一2021 CM0S集成电路抗辐射加固设计要求范围本文件规定了CMOS集成电路抗辐射总剂量、单粒子)加固设计的流程、设计要求、建模仿真、验证试验要求本文件适用于基于体硅/SsOICMOs工艺的数字集成电路、模拟集成电路和数模混合集成电路的抗辐射(总剂量、单粒子)加固设计规范性引用文件下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款其中,注日期的引用文不注日期的引用文件,其最新版本(包括所有的修改单)适用于件,仅该日期对应的版本适用于本文件本文件 GB/T9178集成电路术语术语、定义和缩略语 3.1术语和定义 GB/T9178界定的以及下列术语和定义适用于本文件 3.1.1 总剂量辐射效应totalionizingdoseeffeects;TD 总剂量辐射效应是指电离辐射的累积导致器件的参数发生退化的现象 3.1.2 单粒子效应singleeventefrteets;sEE 具有一定能量的单个重离子或质子射人集成电路,引发集成电路翻转、锁定、烧毁等,致使集成电路性能退化或功能失效的现象的统称 3.1.3 upetertecs;SEu 单粒子翻转效应singleevemt 由单粒子辐射引发集成电路逻辑状态改变的效应 3.1.4 单粒子瞬态效应singleeventtransienteffects;SET 由单粒子辐射导致集成电路输出端出现异常脉冲信号的效应 3.1.5 单粒子问锁效应singleeventlatch-pefreects;SEL 由单粒子辐射引起的集成电路门锁的效应 3.1.6 设计加固radatmhardeningydlesten;RBD 通过设计具有抗辐射能力的电路拓扑和版图结构,提高半导体器件或集成电路抗辐射能力的技术
GB/T41033一2021 3.1.7 纳米级Os器件nano-sealeos 特征尺寸在28nm一90nm范围的MOS器件 3.1.8 时变效应timedependeneeeffteets;TDE 在辐照中及辐照后,因辐射感生电荷的退火或生长随时间的变化而引起器件电参数的变化 3.1.9 加速退火试验acceleratedannealingtest 利用提高温度来加速时变效应过程的试验程序 3.1.10 radiationverificationtest;RVT 辐照验证试验以验证器件的抗辐射能力是否达到规定值为目的的辐照试验 3.2缩略语下列缩略语适用于本文件 CMOS互补金属氧化物半导体(ComplementaryMetalOxideSemieonductor CVSL级联电压开关逻辑(CascodeVoltageSwitchL LOgic) DICE互锁存储单元(DuallInterlockedStorageCell EQDD双DCE交叉存储单元(ErrorQuenchingDubleDICE LET线性能量传输(LinearEnergyTransfer) Mcu 多单元翻转(MultipleCellUpsets) AsN多节点静转(Munlc.Ntp ets MOS金属氧化物半导体(MetalOxideSemiconduetor) NMOsN沟道金属氧化物半导体(N-ehannelMetalOxideSemiconductor) PMOsP沟道金属氧化物半导体(PchanneMetalOxideSenmiconductor) RHBD设计加固(RadiationHardeningbyDesign) EventLatch-up SEL单粒子门锁(Single SET单粒子瞬态(SingleEventTransient) SEU单粒子翻转(SingleEventUpset) sO绝缘体上硅(SilicononInsulator) )gramwith1CEmphasis) SPICE集成电路仿真程序(SimulationPro STI浅槽隔离(Shallow-TrenchIsolationm) rAidedDesign) TCAD半导体工艺模拟以及器件模拟工具(TechnologyComputer TDE时变效应(TimeDependenceEffects) TMR三模冗余(TripleModuleRedundaney VCS编译型Verilog仿真器(VerilogCompiledSimulator) 设计流程 CMOs集成电路抗辐射加固设计流程见图1
GB/41033一2021 项目输入抗辐射加资要浪总剂量/单粒子加固设计模拟仿真否达到设计要求否辐照试验验证达到指标项目完成图1COs集成电路抗辐射加固设计流程 5 抗辐射加固设计要求 5.1抗总剂量辐射加固设计原则与要求 5.1.1抗总剂量辐射加固设计原则抗总剂量辐射加固设计原则如下应采用能诚小或抑制由于阔值电压漂移、跨导降低等总剂量辐射效应的电路拓扑结构 a b 应采用能减小或抑制MOS管源漏区域漏电的版图结构; 应采用能减小或抑制场氧漏电的版图结构 5.1.2抗总剂量辐射加固设计一般要求抗总剂量辐射加固设计一般要求如下 CMOs工艺特征尺寸大于0.35m,电路设计时应注意电离辐射诱发的值电压漂移影响,应对MOs管源漏区域漏电和场氧漏电进行版图加固设计; CMOs工艺特征尺寸小于或等于0.35m,电离辐射诱发的值电压漂移可忽略;电路设计时 b 应注意消除或减小因sTI介质中的电荷积累进而引起沿着沟道氧化物侧墙的Si/SiO 界面的电流泄漏;
GB/T41033一202 CMOs工艺特征尺寸在28nme 90nm范围的纳米级MOS器件基本可以忽略总剂量引起的栅氧化物中的电荷俘获;90nmCMOs工艺,电路设计时应注意与STI相关联的泄漏电流,其截止状态的泄漏电流随着沟道宽度的减小而增加;28nm一65nmCMOs工艺的总剂量辐射效应的影响和灵敏度降低,与沟道宽度关联度较低 5.1.3数字集成电路抗总剂量辐射加固设计 CMOs数字集成电路的总剂量辐射效应主要是;开关响应速度降低、动态功耗上升、静态功耗上升数字集成电路抗总剂量辐射加固设计主要采用RHBD技术,加固设计原则如下 a 应增大MOS管的宽长比(w/L); bNMOS应采用环形栅 c 与非门(NAND)输人端口应小于3个 d 采用与非门(NAND),应少用或不用或非门(NOR),即NMOs晶体管串联,PMOs晶体管并联; 或非门(NNOR)应用与非门(NAND)十反相器(INV)逻辑代替; e CMOs传输门宜少用或不用 fD) 应增加电路的驱动余量和速度余量; 日 h)应采用高的电源电压(Vm) 5.1.4模拟集成电路抗总剂量辐射加固设计 5.1.4.1模拟集成电路通用抗总剂量辐射加固设计总剂量辐射对模拟集成电路的影响是器件工作机制和直流工作点的改变,随着MOs晶体管性能的退化,导致了更高层次电路性能的退化模拟集成电路通用抗总剂量辐射加固设计如下应采用高且稳定的电源电压(Vm); a b 应提高并稳定电路直流工作电流(l); 相位裕度应大于60'; 应采用具有失调补偿功能的电路拓扑结构; d 应采用稳定跨导(gm)的电路拓扑结构; 应采用差分电路拓扑结构; NMOs晶体管应采用环栅结构并加保护环 g 5.1.4.2模拟集成电路抗总剂量辐射稳定性加固设计稳定性加固设计如下 a 环路相位裕度应大于60°; b)应采用米勒(Miller)电容补偿; c 应采用零、极点补偿方法提高相位裕度 d 应采用稳定跨导(gm)的电路拓扑结构; 应采用阻容(RC)无源滤波 5.1.43偏置电路抗总剂量辐射加固设计偏置电路抗总剂量辐射加固设计方法如下:
GB/41033一2021 电压偏置应由基准电压产生,不应由基准电流产生; a 电流偏置应由基准电流产生,不应由基准电压产生; b 应增大偏置电压、偏置电流设计裕量; c 应采用电流镜电流沉构建偏置电路 d 应采用高的电源电压(Vp) 5.1.4.4电流镜电路抗总剂量辐射加固设计电流镜电路抗总剂量辐射加固设计方法如下应采用高且稳定的电源电压(V a DD; b MOS晶体管应工作在饱和区应采用大尺寸MOS晶体管以提高匹配性 5.1.4.5运算放大器电路抗总剂量辐射加固设计 CMOS运算放大器总剂量辐射损伤主要表征;辐射感生的氧化物电荷和界面态的增加引起MOs 器件的跨导下降、,运放电路内部各功能单元间的失配和差分对的不对称性引起的电路性能参数的退化 CMOS运算放大器电路抗总剂量辐射加固设计如下应采用差分电路拓扑结构; a 运放输人级宜采用PMOs差分结构; b 应加强PMOS差分输人级的NMOSs负载对称、匹配 c d 应采用具有失调补偿功能的电路拓扑结构; 版图布局时应注意匹配性设计; 应增大偏置电流; 放大器宜采用两级跨导运算放大器 g h)应采用稳定跨导(gm)的电路拓扑结构; 应采用高的电源电压(Vn)以提高运放跨导 5.1.4.6比较器电路抗总剂量辐射加固设计比较器可以看作是具有非常高增益的差分运算放大器,抗总剂量辐射加固设计如下应采用具有失调补偿功能的电路拓扑结构 a b 应采用高偏置电流; 应采用高跨导(gm) 5.1.4.7模拟开关电路抗总剂量辐射加固设计模拟开关电路抗总剂量辅射加固设计如下 a 应采用高且稳定的电源电压(Vp); b)NMOS晶体管应采用环栅结构,并加保护环 5.1.5器件级抗总剂量辐射加固设计 5.1.5.1通用抗总剂量辐射版图加固设计 MOS管的匹配规则对提高电路的抗总剂量辐射加固性能极有帮助宜采用的抗总剂量辐射版图加固匹配设计规则如下
GB/T41033一202 应采用大的有源区面积; a b 应采用薄氧化层器件代替厚氧化层器件; 对于电压匹配,应保持小的V; c 对于电流匹配,应保持大的V d 应采用共质心版图结构,大尺寸晶体管应分成偶数个叉指,匹配晶体管应排列成交叉合对形式所有的深扩散区应远离有源区、栅区 5.1.5.2Mos晶体管抗总剂量辐射版图加固设计抗总剂量辐射版图加固设计原则;减小或阻断源极与漏极的漏电通道 MOS晶体管抗总剂量辐射版图加固设计如下保护环结构,NMOS晶体管的棚应覆盖到p+保护环上,栅伸出部分下面为栅氧; a b H栅MOS晶体管结构,NMOS晶体管的有源区大于n十区,沟道P区随栅极突出源漏区外此区上的栅极下为栅氧;H栅结构并未彻底避开场区,电路性能上表现为输人电容高,速度降低环形栅MOS晶体管结构,栅为封闭环形,栅包围漏极,避开了场区,可以完全消除MOS器件的场区缘辐射寄生漏电;器件亚阔值特性基本不受影响,其抗辐射能力仅由栅氧化层决定; 环形栅MOS管的不足是w/L比例受到了很大的限制,增加了芯片面积,给布线带来了不便，难于制作宽长比很小的器件 sO工艺应采用源浅漏深的器件结构 d 5.1.5.3抗总剂量辐射场区加固设计总剂量辐射感生场氧漏电效应如图2所示,在场氧区有多晶连线的时候,在起隔离作用的场氧中产生大量的辐射感生空间电荷,使p型衬底反型,形成N阱V到p型衬底上NMOS器件n十有源的V 通道,使得电路的漏电流大大增加,从而导致失效 ss M'D n接触 n+有源 (+)(+)(+)(+)(+(+) N阱海电通让 p型外延层 p+衬底图2场氧漏电通道抗总剂量辐射场区加固设计如下: 应在p型衬底上增加重掺杂的p十条以截断漏电通道,如图3所示; a
GB/41033一2021 ys n十接触 n十有源 N阱 p十通道火断 p型外延层 p+衬底图3p十隔离对场氧漏电通道的截止 b)应采用如图4所示的类似增强型PMOS管的结构隔离单元之间的漏电通路;此结构在场氧中加人了栅控结构负电压 x 场氧辐射引起的电流村底图4栅控结构减小总剂量辐射感生场氧漏电 5.2抗单粒子辐射加固设计原则与要求 5.2.1抗单粒子辐射加固设计原则抗单粒子辐射加固设计原则如下在130nm及以下CMOs工艺节点,集成电路的总剂量辐射效应对电路的影响较小,但是单粒 aa 子效应却变得更严重,应进行单粒子加固设计; 纳米级MOs器件结构与微米级MOS器件结构完全不同,两者加固设计方法不同,应注意两 b 者加固设计的区别单粒子门锁效应(SEL)与一般的CMOs门锁效应相比,除触发机理不同外,其他机理完全相同,CMOs器件的一切抗门锁加固措施都适用于抗单粒子门锁加固 5.2.2抗单粒子问锁效应加固设计一般要求抗单粒子门锁效应加固设计一般要求如下: 应合理布置电源接触孔,减小横向电流和电阻应采用接衬底的环形Vw电源线;增加V和的接触孔长边相互平行;接V的孔尽量离阱的接触孔,增大接触面积;尽量使V V D和V S 近一些(对于P阱CMOs工艺);接V的孔尽量安排在阱的所有边上对于P阱CMOs 工艺). 应在阱与PMOs的p十漏区和P阱之间安排一个接地的、由p-和p十组成的伪收集区域它 b 可收集由PNP管发射极注人进来的空穴,阻止向NPN管基区注人,减小了p 应采用保护环,有效地降低横向电阻电流,同时使PNP管的基区加宽,B下降 c d 应尽量拉大阱区与PMOS的距离 sSOI工艺不需要对SEL进行加固设计 e
GB/T41033一2021 5.2.3亚微米级MOS集成电路抗单粒子辐射加固设计 5.2.3.1加固技术适用范围亚微米级MOS集成电路抗单粒子辐射加固设计技术也适用特征尺寸在微米级以上的MOS器件 5.2.3.2抗单粒子瞬态效应版图加固技术抗单粒子瞬态效应版图加固技术如下器件应加保护环在NIMOS晶体管四周加环绕的p十保护环 a b 应增大MOS器件阱接触的宽度,减小其到对应漏极的距离 NMOS管应采用折叠栅结构; MOS管宜采用环栅结构; d 在指标许可范围内,应增加NMOs/P\MOs管的驱动能力比; e 在指标许可范围内,应增加晶体管的w/L; 两个串联的MOS管版图宜画成如图5所示的结构 g 图5加固后串联Mos管版图结构 5.2.3.3抗单粒子瞬态效应电路加固技术抗单粒子瞬态效应电路加固技术如下基于MulerC单元的脉冲过滤技术:; a 基于CVSL逻辑门的加固技术; b) 采用传输门和施密特触发器相结合的脉冲过滤技术; c d 使用钳位器件的脉冲消除技术; 三模冗余(TMR)加固技术; 采用低通滤波器加固技术; 采用时域采样技术 g 5.2.3.4抗单粒子翻转效应锁存器加固设计锁存器抗单粒子翻转效应加固技术如下空间冗余技术(三模冗余锁存器); aa b 阻容(RC)谐波技术状态冗余技术 c d 互锁存储单元DCE技术 5.2.4纳米级os集成电路抗单粒子辐射加固设计 5.2.4.1纳米级MOS集成电路抗单粒子辐射加固通用设计原则纳米级MOS集成电路抗单粒子辐射加固通用设计原则如下
GB/41033一2021 设计时应考虑应用环境,纳米级MOS集成电路不仅对重离子敏感,而且开始对a粒子和质子 a 等极轻的粒子敏感; b 纳米级MOS集成电路的运行速度大幅提升,SET错误脉冲的宽度接近正常信号,其特征时间即脉冲宽度)与数字电路的特征时间(如单元延迟、时钟周期等)的比例不断增大,sSET在逻辑路径上更容易无衰减传播,也更容易被时序单元或存储单元所捕获,进而更容易造成软错误; 纳米级MOS集成电路的单粒子加固应电路加固技术和版图加固技术相结合 5.2.4.2纳米级存储器单元抗SEU加固设计纳米级存储器单元抗SEU加固设计方法如下宜采用多节点存储电路结构,如DCE电路结构 a 应采用增大存储节点电容的设计方法; b 宜采用存储单元内部自带体阱接触的版图结构; c d)宜采用增大存储节点物理距离的设计方法; e 宜采用双DCE交叉存储单元EQDD结构; f 宜采用sOI工艺进行存储器设计 5.2.4.3纳米级存储器抗SEU/NMCU/NMINU加固设计纳米级存储器抗SEU/MCU/MNU加固设计方法如下采用错误检测与纠正编码技术; aa b 采用存储阵列多路选择位交织阵列结构采用存储器定时刷新设计方法 c d外围控制,地址及数据锁存采用三模冗余技术 5.2.4.4纳米级MOS数字集成电路抗单粒子瞬态加固设计纳米级M0S数字集成电路单粒子瞬态加固方法如下: 在指标许可范围内,应增大晶体管尺寸; a b 在指标许可范围内,应增大晶体管驱动能力; 应增大敏感节点电容; c 应采用具有保护环的版图布局结构 d 最大增加阱接触; e 应增加敏感节点晶体管的物理距离; f 存储单元、逻辑门和模拟电路宜采用延迟滤波技术 g 5.2.4.5纳米级NOS模拟和混合信号集成电路抗单粒子瞬态加固设计 5.2.4.5.1消除电荷共享效应加固设计消除差分电荷共享效应的方法如下应识别敏感晶体管并增加这些晶体管间的物理距离; b 应采用差分电荷消除版图技术;利用电荷共享将单端单粒子错误信号转变成共模信号,利用差分电路的固有共模抑制特性对其进行抑制宜采用敏感节点有源电荷消除技术;利用电荷共享来检测单粒子事件轰击产生的错误,利用有源补偿电路来进行泄露或注人足够电流达到抑制单粒子效应的目的;补偿电路可以是外加到
GB/T41033一2021 原有电路或直接利用原有电路的一部分来实现;原理如图6所示,利用共享电荷来探测不期望的瞬态电流(lsEr),通过补偿电流迅速移除过量的载流子,使电路保持原来的动作状态 y'nxn 电路 g=0 关健节点 NAce 图6敏感节点有源电荷消除加固设计原理图 5.2.4.5.2节点分裂加固设计技术节点分裂加固设计技术是借鉴冗余技术;将一个电路分成N个支路,在生成N个支路的过程中, 每一个器件也分成N个部分这样电路的有源面积并没有增加,只是物理面积会略有增加正常情况下,电路的功能没有增加,同时电路的性能也没有发生改变这样,当其中一个支路发生单粒子事件,其余支路将维持信号完整性,从而抑制单粒子效应集成电路辐射效应建模与仿真要求 6.1集成电路辐射效应建模与仿真一般要求集成电路辐射效应建模与仿真应按照不同的需求,采用以下三种抽象级别进行建模与仿真器件级建模与仿真; a b单元级建模与仿真; 电路级建模与仿真 c 6.2集成电路辐射效应建模与仿真要求应在不同的抽象层次、采用不同的仿真工具对集成电路荒岛辐射效应进行建模与仿真,要求如下器件级建模与仿真应采用TcAD软件或其他基于物理方程的数值仿真工具， a) b) 单元级建模与仿真应先将在器件(其本身与工艺密切相关)和电路设计之间建立联系的精简模型集成到HSPICESpectre仿真器,然后再用SPICE或其他以精简模型为核心的模拟程序进行仿真; 电路级建模与仿真,小规模集成电路或模拟电路宜采用sPICE或其他以精简模型为核心的模拟程序,大规模或者超大规模集成电路宜采用VCS软件或者其他类VCS的仿真工具 6.3集成电路辐射效应建模与仿真方法 6.3.1单粒子效应仿真方法 6.3.1.1器件级单粒子效应仿真方法器件级单粒子效应仿真方法如下: 10
GB/41033一2021 通过器件结构编辑工具或工艺仿真工具编辑或生成器件结构; a b 根据需求定义器件的掺杂分布和网格优化策略通过数值求解泊松方程,连续性方程及输运方程,准确预测器件的电学参数和电学特性 c 添加粒子辐照模型及所需的物理模型例如:;产生-复合模型、迁移率退化模型、隧道击穿模型 d 等)进行数值求解; 分析在单粒子人射条件下器件电学参数和电学特性的变化 6.3.1.2单元级单粒子效应仿真方法单元级单粒子效应仿真方法如下利用6.3.1.1方法仿真得到器件的单粒子瞬态光电流 aa b)建立单粒子瞬态光电流模型; 将单粒子瞬态光电流模型注人到单元的敏感节点; c 分析单元的电学参数和电学特性的变化 d 6.3.1.3电路级单粒子效应仿真方法电路级单粒子效应仿真方法如下利用6.3.1.2方法构建含有辐射响应信息的标准单元数据库; a b 电路级仿真器调用含有辐射响应信息的标准单元数据库进行电路级仿真; 分析电路对单粒子辐照的电学响应 c d 评估器件的软错误率总剂量效应仿真方法 6.3.2 6.3.2.1器件级总剂量效应仿真方法器件级总剂量效应仿真方法如下通过器件结构编辑工具或工艺仿真工具编辑或生成器件结构 a b) 根据需求定义器件的掺杂分布和网格优化策略; 通过数值求解泊松方程,连续性方程和输运方程,准确预测器件的电学参数和电学特性; c d 添加总剂量辐照模型及所需的物理模型例如;产生-复合模型、迁移率退化模型、隧道击穿模型等)进行数值求解; 分析器件在总剂量条件下电学参数和电学特性的变化 6.3.2.2单元级和电路级总剂量效应仿真方法单元级和电路级总剂量效应仿真方法如下通过6.3.2.1的方法仿真得到总剂量条件下器件的电学特性曲线; a b)利用a)得到的电学特性曲线提取包含总剂量效应的器件精简模型利用b)建立的精简模型进行单元级或电路级总剂量效应仿真 c d 分析单元和电路在总剂量条件下电学参数和电学特性的变化. 辐照验证试验要求 7.1总剂量辐照验证试验要求 7.1.1总剂量辐照验证试验一般要求总剂量辐照验证试验一般要求如下 11
GB/T41033一202 辐照源为钻60射线源,在受试器件辐照面积内的辐射场不均匀性小于10% a b 应采用最劣偏置,即使受试器件辐照退化最严重的偏置条件;若采用器件应用偏置条件,评估试验结果只适用于类似偏置条件,不保证适用于其他偏置条件应选择使受试器件结温上升少的负载,以防辐照效应退火 c 如果受试器件出现参数超差,或出现与静态功耗电流有关的参数超差,但未出现致命的功能失 d 效,应进行室温退火室温退火条件偏置:维持辐照时的偏置; 温度:15C30C; 时间:168h士12h 为了验证器件的抗辐射能力达到规定值,应对器件进行50%规定剂量的过辐照;辐照后,不要求进行电参数测量 f 如果受试器件实际使用时的总剂量高于50Gy(Si)或不能确定其是否具有TDE,则应进行加速退火试验高温加速退火试验条件偏置;维持辐照时的偏置; 温度100C士5C; -时间l68h士12h 7.1.2试验线路板要求试验线路板要求如下应选择对辐射不敏感的器件插座制作试验线路板,器件插座应不影响辐照场均匀性;试验线路 a) 板上除器件外的其他器件要选用对辐照不敏感的器件,或对其进行充分的屏蔽 b)除非有特别声明,试验线路板上受试器件所有输人端及可能影响到器件辐照响应的端子都不应电悬空; c 试验线路板的几何设计及器件的布局应保证器件接受到均匀的辐照; 若器件要进行加速退火试验或高温辐照,试验线路板应能承受试验所需的高温,试验线路板在 d 试验前和试验后都应进行物理性能和电性能的测量 7.1.3电参数测试要求电参数测试要求如下: 应使用试验规范规定的电参数测试系统,对辐照前后的受试器件进行电参数(对辐照敏感参 a 数)和功能测试; b 在电参数测量时,应先用对比器件进行测试系统检查;对于手动测试,应先测对结温影响少的电参数; 受试器件辐照前、后的电参数测试应在同一测试系统上进行,且测试项目的顺序和测试条件应保持不变;电参数测试可采用辐照中测试或辐照后移位测试;若采用辐照中测试,在整个系统处于试验位置后,应检查系统的连接、漏电和噪声电平是否符合要求;若采用移位测试,将受试器件从辐照源移至异地测试以及返回原位再作辐照的过程中,受试器件各引出端应短接,环境温度不应比辐照时的环境温度高10C; 辐照完毕到电参数开始测试的时间间隔不应超过1h;辐照后受试器件置于干冰环境(温度不 d 高于一60C)保存,要求受试器件各管腿短接,时间不可超过72h,要求受试器件从干冰保存环境恢复到室温测试的时间不超过30min;从前一次辐照后到后一次辐照开始之间的时间间隔不应超过2h. 12
GB/41033一2021 7.1.4总剂量辐照验证试验流程 MOS器件总剂量辐照验证试验流程如图7所示样品准备电参数测试辐照前剂量率选邦试验板调试辐照到规定剂量电参数测试牺中，可选香辐照到规定剂量合格牺照后电参数测试不合格室温退火不合格电参数测试合格 50%过辐照高温退火不合格合格电参数测试不合格合格图7O器件总剂量辐照验证试验流程 13
GB/T41033一2021 7.2单粒子辐照验证试验要求 7.2.1单粒子辐照验证试验一般要求单粒子辐照验证试验一般要求如下重离子单粒子效应模拟试验常用的辐照源有回旋加速器、串列静电(VandeGraaff)加速器、钢 a 源;应根据受试器件的单粒子敏感性,试验目的,试验时间和费用等选择合适的辐照源，辐照源应能输出重离子,重离子的LET、注量率应满足试验要求;重离子在硅中的射程一般要 b) 求大于304m;照射到受试器件敏感区表面的束流非均匀性小于10% 7.2.2单粒子效应测试系统的一般要求单粒子效应测试系统的结构由受试器件的类型和功能决定,基本要求如下，应能对器件功能进行测试; a b) 应能实时处理、存贮和检索数据应具有自动复位或手动复位的功能 c 应具有良好的抗电磁干扰能力 d 7.2.3试验板和电缆要求受试器件放置在试验板上,试验板放置在辐照试验环境中,通过电缆与外界连接试验板和电缆要求如下 a)试验板和电缆的尺寸、重量应满足辐照试验设备要求; b 试验板连接电缆应满足试验设备硬件接口要求; e 如受试器件为开帽状态,应确保芯片在试验板上的安全性; d 试验板上的安装孔位应符合试验设备要求如果辐照试验板上使用了除受试器件外的其他元器件,应保证其他元器件的性能不受辐照试验环境的影响 f 试验板应具有良好的机械稳定性、可移动性和抗振动试验板和电缆应具有良好的抗电磁干扰能力日 7.2.4样品准备要求样品准备要求如下: 除非另有规定,试验样品的数量应不少于3只 a b) 需要时,试验前样品应开帽;开帽后,应对试验样品进行测试,测试合格方可进行后续试验; 需要时,应对倒封器件进行背面减薄;减薄厚度以确保试验粒子能够人射至器件有源区为准 c 7.2.5离子选择要求选择合适的粒子,进行辐照试验粒子选择要求如下应参照与受试器件结构、工艺最接近的器件的单粒子试验数据,判断受试器件的单粒子事件 a LET阔值范围 b)应根据预估的器件单粒子事件LET闵值确定离子种类和能量;如果要试验获得-IET曲线，以便进行单粒子事件率预估,则选用的离子种类和能量点数应具备5种以上不同的有效IET 值离子的有效LET应能覆盖受试器件从刚开始出现单粒子事件到单粒子事件达到饱和截面所相应的LET范围 14
GB/41033一2021 选择的离子应在硅中有足够的射程,应大于30m. c d)可以采用倾斜人射以获得有效LET增加,但离子的射程应满足要求,且离子在通过敏感区体积内的LET变化不大,倾角不应大于60°;增加人射角度对单粒子事件不一定有效,但倾斜人射对于多位翻转敏感有效,在此情况下可考虑使用单粒子翻转试验时注量率的选择以每秒钟内产生不大于4次错误为宜 e fD 若总注量达到每平方厘米10'个离子,器件未出现错误,则认为在该LET值下的单粒子效应不敏感,可以增加人射离子有效LET值 7.2.6单粒子试验流程 MOS器件单粒子辐照验证试验流程如图8所示样品准备试验装置安装调试离子辐照效应检测 SEU/SET SEL 测试等测试数据分析处理评估图8MOs器件单粒子辑照验证试验流程

CMOS集成电路抗辐射加固设计要求GB/T41033-2021

CMOS集成电路是当今电子工程领域中应用最广泛的一种电路。然而，在核辐射环境下，CMOS集成电路受到的辐射损伤会导致电路性能下降，甚至失效。针对这一问题，国家制定了GB/T41033-2021标准，规定了CMOS集成电路在核辐射环境下的抗辐射加固设计要求。

根据GB/T41033-2021标准，CMOS集成电路的抗辐射加固设计要求包括以下方面：

1. 抗辐射能力评估

在进行抗辐射加固设计前，需要对CMOS集成电路所处的辐射环境进行评估，以确定其受到的辐射剂量和能量范围等参数。这可以通过模拟计算或实验测试的方法进行。

2. 电路布局设计

在电路布局设计中，应采取一些措施来减小辐射对电路的影响。例如，将电路进行分割和隔离，避免电路元件之间的互相干扰等。

3. 材料选择

在材料选择上，应选用能够有效减小辐射对电路影响的材料。例如，采用具有较小自由载流子密度的材料来制作CMOS晶体管，以降低辐射造成的电荷积累效应。

4. 设计优化

通过对电路结构和参数的优化设计，可以提高电路的抗辐射能力。例如，通过增加寄生二极管、调整晶体管漏极电阻等方式，降低电路的敏感性。

总之，在进行CMOS集成电路抗辐射加固设计时，需要全面考虑各方面因素，采取综合措施，确保电路能够在核辐射环境下正常运行。